上海立芯Le3DIC如何应对三维集成设计挑战

当芯片不再只靠 “做小”

面向三维集成的国产 EDA 设计平台

过去数十年，芯片性能的提升高度依赖晶体管工艺微缩，通过在平面维度上提升晶体管密度，持续拉动算力增长。然而，进入先进制程阶段后，工艺迭代成本陡增，功耗压力、互连瓶颈与设计复杂度持续抬升，单纯依靠“把晶体管做小”的发展路径正面临日益严峻的现实约束。

面对这一挑战，华为提出“韬定律”，以“时间缩微”替代“几何缩微”，为后摩尔时代芯片系统的持续演进开辟了全新路径。“逻辑折叠” （Logic Folding）作为其芯片级实现的关键使能技术，通过细粒度的块级、门级垂直堆叠，将平面布局中的长关键路径重构为层间垂直短通路，从而在晶体管密度、系统性能与能效等多个维度获得显著收益。

韬定律与逻辑折叠技术示意

不同于简单的芯片堆叠，“逻辑折叠”需要回答一系列全新的设计问题：如何对电路进行合理划分，并在模块级、门级完成协同布局布线与时序优化；如何全面分析堆叠引入的 die 间寄生参数、跨 die 电压降以及热、应力等多物理场耦合；如何开展 3D 系统级 DRC 与 LVS 验证；以及如何构建适配上述功能的 3DIC 设计流程。这一系列问题既是“逻辑折叠”给现有 EDA 工具提出的全新挑战，也为国产 EDA 工具带来了广阔的应用场景与发展机遇。

从单 Die 到多 Die：

"逻辑折叠"带来了哪些新改变

很多人会有误区：认为“逻辑折叠”只是把平面电路简单地在纵向上堆叠集成，而实际上二者差异巨大，它需要解决一系列全新的设计问题：

设计对象与切分粒度改变

在设计对象不再是按单 die 粒度分别设计的裸片，而是由多个不同工艺 die 经混合键合、TSV 等方式键合而成的复杂 3D 系统，需要在模块级甚至门级进行电路的合理切分与端口设计，其切分粒度与设计自由度远超传统 2D 设计；

多 die 协同物理设计

不同于传统 2D 设计工具“分 die 独立设计 + 后期拼接整合”的设计范式，3DIC 物理实现需在统一框架内联合确定各 die 单元的三维坐标、层间互连资源分配与时序路径，开展协同布局、协同布线与协同时序优化，获得系统级 PPA 收益；

多 die 协同分析与验证

区别于传统签核流程“分 die 各自通过即系统正确”的隐含假设，3DIC 的签核需进行多 die 联合验证。时序签核需统一支持 die 间、TSV 间寄生参数提取，并进行多 die 联合时序分析；电源完整性签核需针对超大规模混合键合端口的垂直电流传输，开展跨异构 die 的协同 IR Drop 与 EM 分析；堆叠引入的热与应力等问题，还要求开展多 die 协同的多物理场分析，方能支撑可信的3DIC系统级签核；

层次化数据底座

不同于传统以单一 PDK 为中心的数据架构，3DIC 系统中各 die 可能来自不同工艺节点、不同晶圆厂，其 PDK、精度与设计规则各不相同，需构建层次化的数据底座，支持多源异构数据的融合与层次化管理，为系统规划、多 die 协同实现、3DIC 系统分析与验证提供完备的数据基础。

逻辑折叠的关键技术能力

二维EDA流程只解决单芯片内部实现，而“逻辑折叠”方式下的3DIC设计，需要打通完整链路，这就催生了专门面向三维集成的EDA平台。

立芯 Le3DIC：

面向三维集成的系统级设计平台

面对"逻辑折叠"的诸多挑战，立芯作为一家深耕数字设计全流程的国产 EDA 公司，是国内最早布局 3DIC 工具的厂商之一。目前已经打造 2.5D/3D 集成电路规划与设计平台 Le3DIC，构建了从 3D 异构集成系统规划、多 die 协同布局布线，到 3D 系统时序、电源与 DRC/LVS 签核分析的完整闭环。

1：3DIC设计规划：从3D堆叠架构规划到bump资源分配

在 3D 系统级规划阶段，Le3DIC 提供完整的早期架构探索能力，覆盖多工艺数据导入、堆叠构建、互连关系定义与系统级网络分配。Le3DIC 支持 3D 堆叠设计，支持 3D 系统 bump/TSV 规划与系统级网络规划，并提供早期 3D 系统检查，为后续电源与信号互连提供完整、可靠的规划结果。同时，Le3DIC 提供高效的层次化数据底座，支持多工艺数据导入与数据融合，支持所有主流格式的导入与导出，并扩展支持其它第三方组件。

2：多die协同物理实现：基于层次化数据底座的系统级PPA提升

Le3DIC 抛弃传统“分 die 独立设计 + 后期拼接整合”的 Die-by-Die 方案，在统一求解框架内实现真正意义上的多 die 协同布局布线与时序优化。平台支持 Partition 构建、3D 协同布局布线与时序优化，支持超高密度 Bump 寻优，为多 die 时序收敛提供有力保障；相较于传统 Die-by-Die 方案，Le3DIC 的协同布局布线方案可显著提升 3D 系统级 PPA，并有效提升设计迭代效率。

3：3D 系统级签核：多die 协同系统级仿真分析验证

Le3DIC 通过融合 LeSTA、LePI 与 LePV 签核引擎，将时序、电源完整性与物理验证扩展到多 die 系统层面，支撑从分析到签核的完整闭环。依托 LePower-Pro 3D 数字芯片电源完整性签核工具，支持跨 die 电源网络检查、多 die 静态/动态电压降分析、多 die 电迁移分析，支持先进与成熟工艺混合堆叠，可处理千万量级混合键合互连结构，并基于混合集群弹性分布式计算实现容量与性能突破。依托 LePV 物理验证平台，Le3DIC 提供面向 3D 堆叠的系统级物理验证能力，支持 3D DRC/LVS 签核验证，在成熟与先进工艺节点下的精度、性能与容量均可比肩业界标杆工具。

立芯 Le3DIC 协同设计与分析平台

立芯Le3DIC协同设计与分析平台

3D 协同物理实现与电源完整性分析结果

结语

摩尔定律的放缓，并不意味着芯片创新的终点。正如“韬定律”所描绘的，设计创新的重心正在从“工艺微缩”转向“时间缩微”，从平面晶体管的密度竞赛转向架构与集成方式的革新。然而，“逻辑折叠”的演进，离不开与之匹配的 EDA 工具。唯有打通3D规划、协同物理实现与验证签核的完整工具链路，架构创新的收益才能真正兑现。

作为深耕数字设计工具的国产 EDA 供应商，立芯正是面向这一产业变革，打造了三维集成电路规划与设计平台 Le3DIC。未来，立芯也将持续提升 Le3DIC 的核心能力，持续打磨国产 EDA 全流程工具，与产业伙伴携手，共同建设自主可控的集成电路设计生态。

上海立芯软件科技有限公司(Shanghai LEDA Technology Co.，Ltd.)成立于2020年，致力于开发集成电路设计与制造协同的智能化EDA工具及解决方案，核心产品覆盖数字实现全流程、物理验证及签核、3DIC/Chiplet系统级设计以及DTCO等关键领域。公司旨在打造芯片设计与制造可以信赖的工具，助力构建自主可控的芯片设计制造生态系统。